 UVM驗(yàn)證就業(yè)培訓(xùn)班 |
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| 班級規(guī)模及環(huán)境--熱線:4008699035 手機(jī):15921673576( 微信同號) |
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| 為了保證培訓(xùn)效果，增加互動環(huán)節(jié)，我們堅(jiān)持小班授課，每期報(bào)名人數(shù)限3人到5人，多余人員安排到下一期進(jìn)行。 | ||||||||||||||||||||
| 培養(yǎng)對象 |
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1.理工科背景，有志于數(shù)字集成電路設(shè)計(jì)工作的學(xué)生和轉(zhuǎn)行人員； ★ 可以通過培訓(xùn)快速進(jìn)去進(jìn)入IC行業(yè)的專業(yè)：
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| 就業(yè)服務(wù) |
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面試筆試題詳細(xì)講解 簡歷打磨 模擬面試 公司內(nèi)部推薦（部分公司直接安排面試） 未來職業(yè)規(guī)劃 |
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| 授課方式 |
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在線直播授課+服務(wù)器登錄實(shí)訓(xùn)，也可以線下現(xiàn)場培訓(xùn)。 督導(dǎo)老師每天跟蹤學(xué)習(xí)情況，充分調(diào)動你的學(xué)習(xí)激情。 每天有資深的IC老司機(jī)帶著你學(xué)習(xí)做項(xiàng)目， 你唯一需要保障的只是時間和堅(jiān)持。 |
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| 上課時間 |
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| 近開課時間：2020年11月30日 | ||||||||||||||||||||
| 課程目標(biāo) |
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IC設(shè)計(jì)培訓(xùn)課程可以讓學(xué)員深入了解復(fù)雜芯片的基本模塊建立，把握時序的計(jì)算及其調(diào)整，
掌握DFT的概念和重要性及其實(shí)際應(yīng)用，了解后端的芯片流片過程以及影響芯片性能的各種因數(shù)，掌握如何提高整個芯片設(shè)計(jì)的成功率和高性能，能夠獨(dú)立完成各個流程的設(shè)計(jì)，并大幅度提高個人在IC設(shè)計(jì)各個環(huán)節(jié)中的設(shè)計(jì)能力。 主要內(nèi)容： 集成電路設(shè)計(jì)流程及IC版圖設(shè)計(jì) 總體設(shè)計(jì)及布局規(guī)劃 各種電路的版圖實(shí)現(xiàn)及驗(yàn)證 版圖設(shè)計(jì)中各種技術(shù)考量 實(shí)驗(yàn)課內(nèi)容： 完成一個大型芯片的全部版圖設(shè)計(jì) |
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| 免費(fèi)頒發(fā)相關(guān)工程師等資格證書 |
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| ☆注重質(zhì)量 ☆邊講邊練 專注高端培訓(xùn)16年，曙海提供的證書得到本行業(yè)的廣泛認(rèn)可，學(xué)員的能力 得到大家的認(rèn)同，受到用人單位的廣泛贊譽(yù)。 |
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本課程實(shí)戰(zhàn)演練使用Synopsys公司的DC,PT等工具， 免費(fèi)、無保留贈送，教學(xué)過程中使用的Synopsys公司和Cadence公司的全套工具和安裝方法，而且還贈送已經(jīng)在VMware Linux下安裝好的Synopsys公司和Cadence公司的全套工具（這套工具非常珍貴，費(fèi)了老師很多心血才全部安裝好），讓您隨時隨地，打開電腦就能進(jìn)行芯片的設(shè)計(jì)和練習(xí)！ |
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| 質(zhì)量保障 |
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1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽； |
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| UVM驗(yàn)證培訓(xùn)班 |
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第一階段 |
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課程說明： 2.SystemVerilog 語義語法 3.SystemVerilog 并發(fā)操作機(jī)制 4.Object Oriented Programming (OOP) 面向?qū)ο蟮木幊?/p> 5.SystemVerilog 內(nèi)部通信機(jī)制 6.SystemVerilog Assertion 7.功能覆蓋率統(tǒng)計(jì) |
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第二階段 SystemVerilog UVM 驗(yàn)證 |
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| 課程說明： UVM驗(yàn)證方法學(xué)是針對數(shù)字電路驗(yàn)證技術(shù)高級學(xué)員的課程，是數(shù)字電路驗(yàn)證工程師需要掌握的一項(xiàng)高級技能。該課程不僅是對UVM驗(yàn)證方法的理論描述，更重要的是對UVM驗(yàn)證方法學(xué)的理論和用法的歸納，總結(jié)和升華，通過UVM驗(yàn)證方法學(xué)課程的學(xué)習(xí)可以快速成為一名優(yōu)秀的IC驗(yàn)證工程師。 2. UVM 消息服務(wù)機(jī)制 3. UVM 數(shù)據(jù)建模 4. UVM component factory and configuration 5. TLM communication 6. UVM callback 7. UVM sequence and sequencer 8. Advance on UVM phase 9. Register Abstraction Layer (RAL) |
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第三階段 SystemVerilog UVM SPI和HOST IP驗(yàn)證 |
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第四階段 UVM高階培訓(xùn) |
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第五階段 UVM高階培訓(xùn) |
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加入高級會員獲得助教答疑
